[반도체 패키지] 패키지의 분류 (conventional/WLCSP/TSV 등)

 

반도체 패키지의 분류

1. convetional PKG(ceramic/plastic)

2. WLPKG

- WLCSP (Fan in / Fan out)

- FC

- Stack (chip적층/PKG적층/TSV 기술)

 

 

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컨벤셔널 패키지 : chip 단위로 잘라서 그 chip 단위로 패키징

1. ceramic 패키지 : 열 방출 및 신뢰성 특성이 우수, cost 비쌈, logic 반도체(고성능)에 사용 (eg. SB,CDIP,PGA)
   
   
2. Plastic 패키지
   • Lead Frame type 패키지 : chip들이 부착되는 기판으로 리드프레임을 이용한 패키징. 금속 리드프레임을 변형시켜 만든 lead로 시스템 기판에 전기적 연결을 한다. 합금,또는 Cu, Pd 사용. substrate type에 비해 전기적 특성이 낮지만, cost가 저렴한 장점. 금속판에 스탬핑, 에칭으로 배선 형태. 고속 특성 요구되지 않은 제품에 사용.
     
     
   • Substrate type 패키지 : 서브스트레이트를 매개체로 사용하는 패키지. 다층 회로를 구성할 수 있으며 GND 금속층 활용+pin수가 많아 전기적 특성이 우수하며, high speed 제품에 사용. 옆으로 나온 리드 공간이 없어 크기도 작게 만들 수 있음(chip이 몰딩된 본체 크기가 패키지 크기가 됨). 
     • BGA(Ball Grid Array) : PCB에 붙여질 면에 솔더 볼을 형성하여 전기적 연결.
     • LGA(Land Grid Array) : pad만 형성되어있으며 PCB기판에 솔더 페이스트를 발라 전기적,기계적 연결을 함. 두께가 얇다.
     • 페이스 다운 타입 : chip의 pad가 센터 위치, 소자가 아래를 보게 하고, 서브스트레이트의 가운데를 뚫어 와이어로 칩과 서브스트레이트를 연결
     • 페이스 업 타입 : 가장자리에서 와이어로 칩과 서브스트레이트를 연결.
       
       
       
       
       

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웨이퍼 레벨 패키지 (WLPKG) : 패키지 공정 일부 또는 전체를 웨이퍼 형태로 진행하는 패키징

•  WLCSP(wafer level chip scale PKG) : 전 패키징 공정을 웨이퍼 레벨로 진행한다. Fan= chip크기를 의미
  1. Fan in WLCSP : [장점] 웨이퍼 위에 바로 배선,절연층,솔더볼을 형성함. chip 크기가 그대로 작은 크기 구현. 서브스트레이트 매개가 없이 솔더볼이 바로 chip 위에 (전달 경로 짧아) 전기적 특성 향상. 웨이퍼 단위에서 일괄 공정 진행으로 웨이퍼 Net die(웨이퍼당 chip 개수)가 많고, 수율이 높으면 저비용 공정 가능. [단점] 실리콘 칩이 그대로 패키지가 되므로 보호 기능이 약하다. PCB 기판과 Si chip의 열팽창 계수 차이가 커서 솔더볼에 응력이 많이 가해지는데, 솔더 조인트 신뢰성에 취약. 솔더볼 array가 chip보다 크면 해당 패키징 방법 사용 불가능. (메모리) 같은 용량이어도 칩이 새로 개발되면 패키지 크기도 변하여 패키지 테스트 인프라 새로 구축이 필요. 웨이퍼의 칩 수가 적은 경우엔 오히려 비용이 올라갈 수 있다. 수율이 낮으면 불량품에 대해 공정을 진행하는 게 많으므로 비용 증가 가능.
  2. Fan out WLCSP :  솔더볼이 Fan 밖에 구현되어있으며 chip크기와 패키지 크기가 다르다. [장점] 전기적 특성이 마찬가지로 좋다. 기존의 패키지 테스트 인프라를 사용할 수 있다(패키지 크기 통일), 패키지 볼 배열이 chip 크기보다 커져도 패키지를 만들 수 있다, 불량 chip을 패키지해야할 필요가 없다 - Fan in WLCSP의 단점을 극복함. 초기에는 웨이퍼 몰드 후 생기는 변위 때문에 최소 패턴 형성 한계가 있었지만, RDL first 기술 발전으로 적용 범위가 넓어지고 있다. (RDL로 금속 배선을 형성 후 chip들을 substrate에 본딩하여 변위 생성을 줄인다.) 판넬 type 팬아웃 WLCSP 개발 (웨이퍼 모양에 비해 공정 진행 가능한 chip 개수가 많아지는 장점 그러나, 기존 공정 장비 사용 불가능, 공정 능력 차이남)
  3. [Fan in / Fan out 둘의 차이점] 패키징이 완료된 다음에 chip을 자름(Fan in WLCSP) / 패키지 공정 전에 먼저 chip을 자르고 양품 chip들을 캐리어에 배열하여 EMC(에폭시몰드컴파운드)로 채우고 웨이퍼 형태를 다시 만들어 웨이퍼 레벨 패키징 진행 후 Dicing.
     
     
• Flip Chip : chip에 형성된 bump가 뒤집혀서 부착되는 interconnection 기술이다. 와이어 본딩 기술 대비 전기적 특성이 우수 ( IO pin의 개수와 위치에 제약이 없고, 와이어보다 신호 전달 경로가 짧다.) 고속 처리 신호가 필요한 분야, 현재 프로세서,메모리,RF 반도체 등 다양 분야 사용 중. WLCSP(몇백um)에 비해 작은 솔더 범프(몇십um) 사용 -> 기판과 chip 사이의 열팽창 계수 차이 응력 스트레스를 감당하기 위해 (솔더 joint 신뢰성 향상) underfill 재료를 범프 사이에 채워준다.= rework가 어려워짐. WLCSP는 솔더볼을 녹여 불량 패키지를 떼주고 rework가 가능.
  1. FCOB (Flip Chip On Board) 솔더 범프가 형성된 플립칩을 PCB에 바로 실장. underfill. 불량 시 PCB 버림.
  2. FCIP(Flip Chip In Package): 플립 칩을 서브스트레이트에 붙여 패키지화, 솔더볼을 PCB에 부착. PCB에 underfill 작업을 하지 않고 rework 가능.
  3. * ACF(Anisotropic Conductive Film): 금의 용융점이 높으므로(도전성 접착제/솔더/초음파저온접합/이방성 전도필름 등 이용) 이방성 전도 필름을 이용하여 범프에 의해 필름이 눌린 위치에서 전도 particle에 의해 전기가 통하도록함. underfill이 불필요
  4. CPB(Copper Pillar Bump): 더 많은 IO 핀과 배선을 위해(pitch를 줄이기 위해)  구리 기둥을 세워 솔더 범프의 크기를 줄임.
     
     
     
• RDL (ReDistribution Layer) 기술 : 금속 층을 더 형성시켜 웨이퍼 위에 형성된 본딩 pad를 원하는 위치에 다시 재배열하는 기술이다. 고객 요청 또는 center pad chip을 적층 시 사용 기술. RDL을 사용하지 않고 적층하면 UP/DOWN 형태로 wire 길이가 달라 고속 특성이 달라지며 2층까지만 가능함. 
  
  
  
• 적층 패키지 :같은 면적에 더 많은 chip을 넣어, 패키지의 크기를 줄이고 전기 전달 경로가 짧아 전기적 특성을 향상 시킬 수 있다. 여러 기능 또는 성능을 향상 시킬 수 있다. 메모리의 경우 메모리 chip 여러 개를 적층하여 메모리 용량 density의 패키지를 구현한다.
  
  
  1. 패키지 적층 : test가 완료된 패키지 자체를 적층함. 리드프레임 패키지 적층 가능 (TSOP (Thin Small Out line PKG) stack) 서브스트레이트 type PoP(PKG on PKG) 구조 : 모바일 제품 사용 (위 메모리 칩/아래 모바일 프로세서) 적층 후 불량이어도 rework 가능. TMV(Through Mold Via) 아래 패키지 몰드 부분에 via 형성하여 솔더로 채워 패키지의 두께를 줄일 수 있는 기술.  [장점] 패키지 테스트 수율이 좋음. [단점] 크기가 커지고 전기 전달 경로가 길어져 전기 특성이 좋지 않다.
     
     
  2. chip 적층 :  한 패키지 안에 여러 개의 chip을 적층하여 제작한다. Wire/Flip Chip 본딩 가능. DDP(Dual Die PKG) QDP(Quad) ODP(Octa) MCP(Multi Chip) [장점] 패키지 크기가 작고, 전기 특성이 좋음. [단점] 불량 chip이 있을 때 PKG 자체를 다 버려야함. 테스트 수율이 낮다. 단점 극복을 위해 웨이퍼 테스트 조건을 강화하여 패키지를 제작한다.
     
     
  3. TSV(through Si Via) : chip에 구멍을 뚫어 전도성 재료로 채워 interconnection을 하여 적층하는 기술. 적층 연결을 위해 chip 앞뒤로 솔더 범프를 웨이퍼 레벨에서 형성. (메모리) high speed, high density, small form factor, low power consumption을 만족하는 해결법. [장점] 전기 신호 전달 경로 짧으며 (와이어는 서브스트레이트 - 내려갔다 올라와야함) performance, pin의 수와 위치에 대한 제한이 적음. 와이어가 없어 패키지 크기가 작다. DRAM에서 HBM(High BandWidth Mem.) 디램에서 동시에 내보낼 수 있는 정보 및 pin 개수 와이어는 32bit가 한계/ TSV는 1024bit 가능. [ 핀당 전송 속도의 한계가 있기 때문에 많은 정보량BandWidth를 시스템에 전달 가능]. euv도입으로 스케일다운보다 TSV적층 시 performance 향상으로 가격 경쟁력을 키울 수 있는 견해도 있다.
  • Via First(CMOS 형성 전-고온 메탈 사용 불가 poly SI로 전도성 떨어짐)/Via Middle(CMOS 형성 후 BEOL전)/Via Last(BEOL 완료 후)
  • TSV 메모리 적용 제품
    1. DRAM 고속 성능이 중요
       • wide IO(모바일 프로세서 위 적층)
         
         
       • HBM(그래픽, 네트워크 등/ 메모리 cell로 구성된 4개 코어칩, 코어칩을 컨트롤하고 외부 로직칩과 인터페이스 역할 하는 1개 베이스 칩으로 구성됨 5KGSD(5 Known Good Stacked Die) 9KGSD, 3DS(3D Stacked Mem. 디램 메모리 모듈) : Logic 칩 옆에 HBM을 인터포저를 사용하여 붙여 SiP에 적용된다[2.5D PKG = HBM,Logic/인터포저를 나란히]. HBM불량이면 SiP를 다 버려야하므로 공정완성도를 높이고 테스트를 강화하여 품질을 보장해줘야함. HBM과 로직 칩의 IO핀 수가 보통 4만개가 넘고 40um이하의 피치를 가져, 서브스트레이트 제조 능력으로 대응할 수 없어 인터포저를 사용한다.
         
         
       • 3DS 메모리 : BGA 패키지를 PCB기판에 실장하여 메모리 모듈 형태로 만든다. 서버용 컴퓨터 High End 시스템 고속 DDR에에 사용. 마스터칩 : 디램 cell 컨트롤, 인터페이스 / 슬레이브 칩: cell영역만 활성화됨. 마스터-슬레이브 구조에서는 해당 슬레이브 칩만 신호가 인가되므로 전력 소모를 줄임. 
    2. NAND flash: TSV기술 양산 검토 중. 3D NAND cell을 적층하는 기술이 주요기술이지만, PKG단계에서 chip 적층을 하여 메모리 용량이 높은 제품이 나오고 있다

 

 

 

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- SIP PKG : 시스템을 하나의 패키지로 구현하려는 패키지(메모리/센서/컨버터/로직/메모리/배터리 등등..) 이미 개발되어있는 chip과 소자를 한 패키지를 만들어 개발 기간 짧고 난이도도 비교적 낮다. 제조 재료 많고 크기가 커질 수 있음.

 

- SoC (System on Chip) : 시스템을 chip 레벨에서 구현. 프로세서는 SRAM내장하고 있어 로직+메모리 기능하므로 SoC로 분류됨. 다른 소자 사용 시 공정 난이도 높을 수 있으며 수정하려면 다시 설계 개발 필요.

 

[결론] SoC칩과 다른 기능의 칩들을 하나의 패키지로 만들어 SiP로 구현하여 시너지 낼 수 있음. TSV 적층 기술이 나오면서 SiP 전기적 특성이 좋아짐. 제조 수율 - 칩 크기 작아 net die 가 작은 SiP 구현이 제조 비용 상 유리할 수 있다.

 

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패키지 공정에서 온도 제어 필요 : 패키지 공정에서 200도를 초과하지 않으려고 한다. 패키지 테스트 시 수율이 떨어지기 때문. 솔더를 녹이는 과정에서는 짧은 시간만 가해 칩에 손상이 가지 않도록 한다. 

 

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Commodity vs Customized

Commodity 표준화가 되어서 만들어 놓으면 어떤 고객에게든 팔 수 있는 범용 제품, 재고 부담이 적다.

Customized 특정 고객만을 위해 만든 제품. 재고 부담. 고속, 고용량 특성 요구로 메모리 적용 분야별로 특성이 달라 늘어나고 있다.

 

 

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본 게시물은 반도체의 부가가치를 올리는 패키지와 테스트 책을 요약한 글입니다.

도서명 반도체의 부가가치를 올리는 패키지와 테스트

저자 서민석